跟着半导体工艺节点进入5nm以下，传统FinFET结构逐步面对物理瓶颈。在低于5nm的节点，FinFET的多鳍片结构难以进一步缩小鳍距离，导致驱动电流受限和漏电问题加重（图3）。为此，业界提出了纳米片场效应晶体管（NS-FET）作为下一代技能解决计划。

  NS-FET选用笔直堆叠的纳米片作为导电沟道，一般为3-4层，并经过栅极盘绕沟道（Gate-All-Around, GAA）完成四面包裹操控（图2）。

  等效沟道宽度（Weff）进步3倍，在相同面积下电流驱动才能进步50%（图6）；

  无n阱束缚，使得N/P器材可严密摆放，单元高度降至5T（120nm），密度进步2倍；

  接连沟道调理，打破FinFET离散鳍片的电流约束（图9），支撑更精准的功耗-功能调优（如低功耗/高功能形式）。

  在要害工艺参数方面（表3），3nm工艺的Lambda规划单元坚持4 nm，供电电压（VDD）稳定在0.65 V，纳米片厚度与距离分别为5 nm和10 nm，触摸栅极距离（CGP）和金属距离（MP）则因规划优化需求未进一步微缩。

  纳米片堆叠要求原子级精度操控（硅片厚度差错±0.1 nm），需选用选择性外延成长和原子层刻蚀技能。以三星MBCFET为例，经过SiGe献身层完成多层纳米片阻隔，终究刻蚀替换为金属栅极（HKMG）。

  3nm节点的掩膜层数增至80层以上（7nm仅为40层），EUV技能下降了对多重图形技能的依靠，但晶圆缺点密度需操控在0.01/cm²。台积电经过AI驱动的实时检测体系进步良率。

  BPR将供电网络移至晶体管下方（图42），开释顶层布线nm的CFET技能铺路。

  3nm工艺的投资规模明显攀升：晶圆厂建造本钱达180-200亿美元，较5nm添加50%；单片流片费用高达2万美元，翻倍添加；SoC芯片规划本钱升至1.6亿美元（5nm约为1.1亿美元）。

  本钱激增的首要驱动要素包含：EUV光刻机（单台超1.5亿美元，3nm产线台以上）、High-K金属栅等新材料，以及三星/台积电年均超150亿美元的研制投入。

  环形振荡器推迟降至1.2 ps/级（5nm为1.5 ps），频率可达120 GHz（FO1）。在平等功能下功耗下降25%（低功耗形式），高功能形式下功能进步25%。

  6T-SRAM单元面积缩至0.017μm²（5nm为0.030μm²），选用同享触摸和折叠式布局（图39）。钴互连与空气隙阻隔技能将线%，缓解RC推迟问题。

  3nm工艺完成晶体管密度2.5亿/mm²，为AI/ML芯片供给算力根底，并奠定2nm CFET和1.5nm 3D堆叠技能的开展途径（图41）。

  移动端（如Apple A17 Pro）能效比进步延伸续航；HPC范畴（如英伟达H100后续GPU）算力密度添加50%；超低漏电（Ioff0.2nA/μm）支撑IoT边际设备终年待机。

  三星于2022年首先量产3nm GAA，台积电2023年跟进，Intel计划在20A节点（2024年）推出RibbonFET。中国大陆则企图经过\N+3节点（等效5nm）过渡，直追GAA技能。

  热办理难题：3D堆叠部分功率密度超1000W/cm²，微流体冷却技能或成必要计划；

  可持续性需求：单片晶圆耗电8,000 kWh，绿色半导体建议要求2030年碳减排50%。

  3nm工艺不仅是技能节点的迭代，更是半导体从平面走向立体的范式跃迁。当纳米片在原子标准承载核算任务时，人类再次迫临硅基物理的极限。这场与量子隧穿效应的博弈，将深入刻画未来十年半导体的竞赛格式与立异鸿沟。